Hi3511/Hi3512 硬件设计资料
本文档主要介绍了小系统外部电路要求、原理图和 PCB 设计建议、硬件设计 checklist等与硬件设计相关的内容。
所对应产品芯片版本：
Hi3511 V100 H.264 编解码处理器
Hi3512 V100 H.264 编解码处理器
文档包含 3 章，内容如下：
1 小系统外部电路要求：介绍小系统外部电路要求。
2 原理图和 PCB 设计建议：详细介绍各种接口的设计建议。
3 硬件设计 checklist：介绍硬件设计时需要注意的事项。
小系统外部电路要求
本章描述内容如下表所示。
1.1 Clocking 电路 介绍 Clocking 电路要求。
1.2 复位和 Watchdog 电路：介绍复位和 Watchdog 电路
1.3 JTAG Debug 接口：介绍 JTAG Debug 接口。
1.4 Power Supply 电路：介绍 Power Supply 电路。
1.5 中断和 GPIO 管脚：介绍中断和 GPIO 管脚。
1.1 Clocking 电路
Hi3511/Hi3512 系统时钟从 XIN 管脚输入，供给内部的 PLL 电路，由时钟管理模块产生系统内部所需要的相关时钟。Hi3511/Hi3512 的时钟管理模块框图如图 1-1 所示。
图1-1 Hi3511/Hi3512 的时钟管理模块框图
Hi3511/Hi3512 的时钟管理模块
设计系统时钟电路时，有 2 种方式可以选择：
通过芯片内部的反馈电路与外部的 27MHz 晶体振荡电路一起构成系统时钟。
直接由外部的时钟电路产生时钟，通过 XIN 管脚输入。
除了系统时钟外，Hi3511/Hi3512 还通过以下时钟管脚来满足不同模块的时钟需求：
XIN24 管脚输入 24MHz 时钟，提供 OTG 时钟。
VInCK（n=0～3）管脚输入视频数据同步时钟，提供视频 Vin（n=0～3）通道时钟，频率 13.5MHz～85MHz。
RTCXIN 管脚输入 32.768kHz 时钟，提供 RTC 时钟。
PCICLK 管脚配置为输入时，可以提供 PCI 接口的时钟，频率 0MHz～66MHz。
Hi3511/Hi3512 的 PCICLK 支持主从模式，具体描述请参见《Hi3511/Hi3512 H.264编解码处理器 用户指南》。
推荐晶振连接方式及器件参数如图 1-2 所示。
晶振连接方式及器件参数
1.2 复位和 Watchdog 电路
Hi3511/Hi3512 的 RSTN 管脚为复位输入管脚，要求的复位信号为低电平脉冲，脉冲宽度时间大于 12 个 XIN 管脚输入的晶振时钟周期。
板级设计时，为了系统稳定，建议采用专用的复位芯片产生复位信号，用于复位Hi3511/Hi3512（一般复位脉冲宽度为 100ms～300ms）。
系统异常时，Hi3511/Hi3512 可以通过 WDGRST 管脚产生低电平脉冲，因此可以把WDGRST 管脚连接到系统复位上来复位整个系统。需要注意的是，WDGRST 管脚为OD 输出，必须外置上拉电阻。
复位和 Watchdog 典型设计电路如图 1-3 所示。
图1-3 复位和 Watchdog 典型设计电路
复位和 Watchdog 典型设计电路
1.3 JTAG Debug 接口
Hi3511/Hi3512 JTAG 接口符合 IEEE1149.1 标准。PC 可通过此接口连接 Multi-ICE 仿真器，调试 ARM CPU。JTAG Debug 接口信号如表 1-1 所示。
JTAG Debug 接口信号
Hi3511/Hi3512 可以通过 TESTMODE0 管脚选择正常和测试两种工作模式，具体说明如表 1-2 所示
TESTMODE0 模式说明
JTAG 连接方式及标准连接器管脚定义
1.4 Power Supply 电路
Hi3511/Hi3512 芯片电源需求如表 1-3 所示。
Hi3511/Hi3512 芯片电源需求
所有的模拟电源与数字电源之间都需要通过磁珠隔离。
模拟电源对应的模拟地与数字地之间用磁珠隔离。
当不使用 USB2.0 OTG 模块时，OTG 模拟电源和模拟地 OTGVDDA33、OTGVSSA33 可以悬空；数字电源 OTGVDD12 和 OTGVSS 不能悬空，需要分别连接到 1.2V 电源和地。
当不使用 RTC 模块时，RTCBATT 管脚可以悬空。
建议电源设计时功耗按照 30%降额设计。
每 2 个电源管脚需要放置至少 1 个 100nF 的去耦电容，每个电源可根据管脚数量放置至少 1 个 10μF 的滤波电容。
1.5 中断和 GPIO 管脚
1.5.1 中断
Hi3511/Hi3512 内部有 32 个中断源，详细的中断向量表请参见《Hi3511/Hi3512 H.264编解码处理器 用户指南》。其中中断向量 6（GPIO0）、中断向量 7（GPIO1）、中断向量 8（GPIO2～7 组合中断请求）用于响应 GPIO 中断，中断向量 22 用于响应 INTRN中断。可以根据单板需求进行芯片外部中断设计。Hi3511/Hi3512 的 GPIO 中断有以下特点：
可以控制中断源的组合、极性及边沿特性。
可以将中断配置成 IRQ 或 FIQ 模式。
可以屏蔽中断。
支持原始中断源查询和屏蔽后中断源状态查询
1.5.2 GPIO 管脚
Hi3511 和 Hi3512 分别有 8 组 GPIO 管脚和 10 组 GPIO 管脚，每组有 8 个可编程的 I/O管脚。每个 GPIO 管脚均可以配置为输入、输出或者 OD 输出，具体情况如下：
GPIO 作为输入管脚时可以用作外部中断源。
GPIO 作为输出管脚时可以按位输出 0 或 1。
GPIO 作为 OD 输出时，需要外加上拉电阻。
zGPIO 管脚均与其他功能管脚复用，具体复用关系和配置选择请参见《Hi3511/Hi3512 H.264 编解码处理器 用户指南》。
上电时默认为 GPIO 的管脚缺省定义为输入管脚。
资料来源：一牛网论坛
