systemverilog define传参数

module top ;
 
  `define A_SRAM_RW(dst_cc_num,src_cc_num)\
     if(strm_sel[``dst_cc_num``] == 1'b1)begin\
       force top.my_dut.strm_in``dst_cc_num``_en = top.my_dut.strm_in``src_cc_num``_en;\
     end
 
  initial begin
    `A_SRAM_RW(1,0)
    `A_SRAM_RW(2,0)
  end
 
endmodule

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