Verilog仿真环境搭建——基于Quartus ii 11.0

2017-04-14 本文已影响0人八月之雨

整了两天，终于把verilog的仿真环境，包括仿真步骤弄清楚个大概。感觉真繁琐。这里记录一下，供以后参考。

分别为基本组件+device器件+modelsim仿真器，外加破解器

按顺序依次安装：
11.0_quartus_windows.exe，
11.0_devices_windows.exe，
11.0_modelsim_ase_windows.exe

由于软件较大，因此，双击exe后，会让选择目录，这里是放压缩包的解压位置。解压完后，才是真正的安装，此时选择安装目录。这里以 E:/altera/11.0为例

安装玩后，将破解器exe放在E:\altera\11.0\quartus\bin目录下，双击exe，运行完，会产生license.dat文件。将其保存到任意目录，并记住地址
打开quartus软件，会提示选择licence，直接定位到上述地址即可。

quartus软件界面，菜单栏Tools-->options-->EDA tool options-->ModelSim-Altera下，地址设为F:\altera\11.0\modelsim_ase\win32aloem。这样就可以开始仿真了。

新建project
新建verilog file，代码编写
依次点击如图中右边按钮和左边按钮，进行检查语法和编译
建立test bench：processing-->start-->start test bench template writer产生test bench文件。然后在自己的project目录中，找到simulation\modelsim目录下的后缀为.vt的文件，用记事本打开。在其中编写测试文件。
quartus软件中，assigments-->setting-->EDA tool settings-->simulation下，tool name选择modelsim-Altera，compile test bench中，test bench name设为测试文件中模块名，test bench files 选择测试文件地址

接下来就可以开始仿真了。quartus软件中，tools-->Run EDA simulation tool下，选择RTL simulation。即可看到波形。

5分频仿真