Verilog（1）关于赋值

Verilog的赋值语句主要包括以下四种：按照赋值的强度顺序分别为”force”>”procedural block中的assign”>”=”>=”<=”；

其中force之后要用release来释放赋值，才可以让被赋值的变量被其他值赋值；一般procedural block中是不允许assign的，但实际上它是允许存在的，但有一个要求，就是assign完之后要记得deassign将赋值变量释放，这样就可以让变量重新被赋值，否则就会出现问题，之后变量值将保持不变；而<=和=分别为non-blockingassignment和blocking assignment，分别是指非阻塞赋值和阻塞赋值。

下面举一个例子：

always @（posedgeclk）begin

force a=6;

release

end

程序中任何一个位置只要是force了一个变量值，那么不管任何其他条件，这个时候该变量的值就会是相应的值，优先级最高；而always 和initial等proceduralblock中的assign的优先级则稍微低一点，并且同时对同一个变量进行赋值，会把最后一个assign的值赋给变量，如下所示：

always @( posedge clk ) begin

assign a=8;

assign a=10;

deassign a

end

要注意一个问题：assign会把最后一个值10赋给变量a；并且连续的赋值的assign只需要一个deassign就可以了，而force则是类似的，release会把上面的所有的force释放掉；而相应的assign 也可以用到组合逻辑中用来进行组合逻辑的赋值；而<=则一般用在procedural block中表示时序电路中的赋值；注意相应的#delay的用法，如下所示：

1）#delay a = b;

2）#delay a<= b;

3）a = #delay b；

4）a <= #delay b;

如上所示，1）和2）的行为是一致的，都是到达触发点的时候经过delay的时间，将相应的该时间的b的值赋给a；3）是将触发点的b值经过相应的dealy时间赋给a，并且delay时间内即使有触发条件发生也不会将触发时的值赋给a，而是等到赋值完毕后再进行之后的；4）是将b的行为经过delay时间赋给a，两者的波形基本上是一致的，不过也得看相应的触发条件，就是讲相应的触发时的b状态值赋给a，且但凡触发条件满足都会进行，没有delay时间的限制。

另外以上的几种赋值方式需要注意的是，一般force是用在测试的时候，写相应的测试pattern，而第二种基本上也是这种用法，而且这两种语法一般不可综合，第二种其实是可以综合的，但容易出问题；而第三种<=和=的赋值方式是可以综合的，分别用在时序逻辑和组合逻辑电路的构建中，这个需要特别注意。