时序逻辑中的Verilog程序解读

同步时序逻辑电路中由于引入了时钟脉冲，在写verilog程序时，习惯面向过程或面向对象编程思维的童鞋带来理解上的困难。

在理解verilog程序时，基本要点是从电路出发，抛弃传统的面向过程或面向对象思维，而从电路构造和电流变化的角度理解。如下面的时序逻辑电路:

图1：时序电路例子

当时序电路处于稳态，时钟脉冲没有到来时，并且!Q₀的值为1时，X的变化只会影响到Z的输出，而两个J-K触发器状态不会有任何改变

其对应的verilog程序为：

图2：verilog程序

程序中的now_state表示电路的现态，next_state表示电路的次态。

图1中只有一个CP，电路受控于一个时钟脉冲，是一个同步时序电路，因此在verilog程序中有一个always监控clk（始终脉冲），现在理解的关键是下面这个always的语义。理解这一块需要大家回头复习下降沿J-K触发器的工作原理，其功能请详见下降沿触发器的分析。在下降沿触发器中，当下降沿来临时，下降沿来临的前一刹那的输入会引起当前电路的状态改变，后面这个always做的事情就是控制这个变化。

另外，反过来理解，只要时钟脉冲不来，无论组合电路中的输入如何变化，电路状态都不会改变，只有时钟脉冲来了，电路状态才会改变。

时序电路的verilog程序一般有两个always，一个用于控制时序中的触发器，一个用于控制组合电路。