verilog面试宝典[4]-奇次数分频问题 / 状态机问题

by yang

最近准备数字IC岗时复习整理的知识点，参考了比较火的fpga面试题，和一些相关知识。主要是写着自己看着方便的，有很多不严谨的地方，有些地方有参考链接，那些博客写的都很好。

Part.4

三分频：奇次数分频，计数器★★

• 二分频，每个上升沿让q翻转就可以了。
• 三分频，设置一个计数器，第①个上升沿和下降沿分别生成两个占空比都为1/3的q1与q2，q1|q2进行或运算，得到占空比为50%的三分频输出q。
  在①和③上升沿翻转，每个占空比（3-1）2T/1T,上升沿下降沿相与错开0.5T，结果为-0.5T，得到1.5T。
  想要5/2T,就得到3T，再减0.5T。就是1,4，或2,5计数。其他奇数次分频同理。
  三分频.png

具体代码就不放了，我做过一个公司的笔试题是现场写三分频代码和异步FIFO代码的，这两个应该好好掌握。如果是面试的话要能说明白实现的原理就可以。

状态机问题 ★★

FSM有限状态机有两大类：Mealy型和Moore型。
Moore型状态机的输出只与当前状态有关，而Mealy型状态机的输出不仅取决于当前状态，还受到输入的直接控制，并且可能与状态无关。
当使用Verilog来描述一个简单状态机的设计时，应将状态寄存器的控制器的控制和状态机状态里的组合逻辑分开。

• 状态编码方式，独热码0100 0010，寄存器资源丰富，这样好。
• 两段式：① state <= next;专门切换下一状态；②用于定义每个state的操作和其next是啥（可以用阻塞赋值和组合逻辑）。
  优点在于可以避免生成latch。
• 三段式：①state <= next;；② 组合逻辑的方式判断状态转移条件、描述状态转移规律；③同步时序的方式描述每个状态的输出
  状态机模块框图.png

标准三段式one-hot码状态机：

// synopsys state_vector state
reg     [4:0]   // synopsys enum code
                CS, NS;

always @(posedge clk) begin             //同步时序进行状态转移
    if (rst) begin
        CS       <= 5'd0;
        CS[IDLE] <= 1'b1;
    end
    else begin
        CS <= NS;
    end
end

always @* begin                         //组合逻辑判断状态转移条件，描述状态转移规律，某某条件下NS应该为啥
    NS = 5'b0;
    case (1'b1)     // synopsys full_case parallel_case
        CS[IDLE]: begin
            if ()       //...
            else if ()  //...
            else        NS[ERROR] = 1'b1;
        end
        CS[S1]: begin
            if ()       //...
            else if ()  //...
            else        NS[ERROR] = 1'b1;
        end
        ......
        CS[ERROR]: begin
            if (restart)    NS[IDLE] = 1'b1;
    endcase
end

always @(posedge clk) begin             //同步时序，描述每个状态的输出
    if (rst) begin
        // reset
    end
    else begin
        // default output
        case (1'b1)
            NS[IDLE]: begin
                // ...
            end
            ......
            NS[ERROR]: begin
                // ...
            end
        endcase
    end
end 

参考链接：有限状态机 FSM 设计