SDC-input/output delay
2022-02-03 本文已影响0人
飞奔的大虎
今天我们要介绍的基本sdc是input/output delay。这是关于IO边界上的约束，我们应该都知道，STA并不能去检查一条没有被约束的路径，因此所有的端口上路径都必须被赋予边界约束。
set_input_delay 和set_output_delay都是对外部的延时信息的描述。
set_input_delay：输入信号是在时钟沿后多长时间到达模块的port上的 。如下图所示：
用如下命令表示：
set_input_delay1.0 -clock ck [all_inputs]
set_output_delay：输出信号在后级模块中需要在时钟沿之前提前多长时间准备好。
用如下命令表示：
set_output_delay 2.5 -clock ck [get_ports out1]
一般来说，IO的timing优先级较低，我们应该首先更关注与芯片内部的timing path。 input/output_delay设置的越大，就给PCB板级电路留有更大余量；input/output_dalay设置的越小，对板级电路的限制越大！一般情况下可以设置为时钟周期的70%，如果综合后时序不满足，则可降至时钟周期的50%。
原文链接：https://mp.weixin.qq.com/s?__biz=MzI1MzAyNTA1Mg==&mid=2652112862&idx=1&sn=3f8be10cea07894d76a10b503d29d166&chksm=f23a69adc54de0bb7a9db02186277234f9fbd1830654b7d2dbed3081c1ddfd412a910be3b622&scene=21#wechat_redirect
