FPGA静态时序分析简单解读

2021-09-22  本文已影响0人  jr9910

舶来品,原文链接:https://blog.csdn.net/verylogic/article/details/14261989?reload

结论:数据传输延时既不能太大以至于超过一个时钟周期,也不能太小以至于小于触发器采样窗口的宽度。这就是静态时序分析的终极内涵

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