ASIC设计流程

两个阶段：

1. 逻辑设计
2. 物理设计

逻辑设计

1. 芯片架构
   高层次的功能描述和分解，功率面积时序 PPA 需求评估

2. RTL描述
   电路功能行为的描述，信号的逻辑操作让数据在寄存器之间流动，产生输出

3. 仿真验证
   激励-捕获输出-预期-检查

4. 综合
   将RTL描述转化为门级网表，门级网表是RTL描述的功能硬件的等价实现。
   这一步需要指定设计和时序特征，以便让综合工具能够根据 时钟频率、延迟、目标库等优化RTL设计从而达到要求

5. DFT/MBIST
   将所有寄存器连到一条链路上的形式 叫做 扫描链，该电路用于测试数据是否可以通过设计进行移动，使得设计中所有的寄存器可以通过输入输出进行控制和观察。

这里需要针对综合和扫描链插入之后的硬件 与 原始RTL描述做等价验证，以保存原始的设计目的（因为RTL经过了EDA的验证仿真保证了功能实现的正确性）。

6. STA
   前面的步骤保证 硬件实现满足了功能描述正确的要求，但是没有验证 硬件设计是否满足工作频率的要求，这个是STA的职责。
   STA即是检查设计满足预期时序要求的能力的方法。

STA步骤完成后表明了逻辑设计步骤的结束。

物理设计

即常说的后端工作。

全流程叫RTL2GDSII流程